TSMC: CoWoS-Ausbeute übersteigt bei einigen Linien 98 %, visiert 14-fache Reticle-Größe bis 2029 an

TradingKey – Am 11. August gab TSMC auf dem OCP APAC Summit bekannt, dass seine CoWoS-Advanced-Packaging-Lösung mit 5,5-facher Maskengröße die Phase der Serienproduktion erreicht hat. Die Lösung kann bis zu 12 HBM4-Stapel aufnehmen und wurde bei Produkten mehrerer KI-Kunden validiert, wobei die Ausbeute bei bestimmten KI-Chips durchweg über 98 % liegt und in Einzelfällen sogar 99 % erreicht.

Nach den Nachrichten über den Durchbruch bei der CoWoS-Ausbeute baute der Aktienkurs von TSMC seine Gewinne weiter aus. Im US-Handel am 12. August schloss der ADR von TSMC (TSM) bei 429,15 US-Dollar, was einem Plus von 1,68 % gegenüber dem vorherigen Handelstag entspricht, und erreichte im Tagesverlauf ein Hoch von 433,28 US-Dollar.

[Quelle: TradingView]

Jun He, Vice President of Advanced Packaging Technology and Service bei TSMC, erklärte, dass sich die CoWoS-Kapazität des Unternehmens in den vergangenen drei Jahren nahezu jedes Jahr verdoppelt habe und TSMC derzeit 10 Advanced-Packaging-Werke betreibe. Institutionelle Anleger schätzen, dass die monatliche CoWoS-Kapazität von TSMC bis Ende 2026 voraussichtlich 140.000 Wafer erreichen und im Jahr 2027 weiter auf 220.000 Wafer steigen wird.

Neben dem Kapazitätsausbau treibt TSMC auch die Entwicklung noch größerer Advanced-Packaging-Formate weiter voran. Er gab bekannt, dass das Unternehmen anstrebt, die Gehäusegröße bis 2029 weiter auf Spezifikationen mit 14-facher Maskengröße zu steigern, wodurch ein einzelnes Package dann bis zu 10 große Compute-Dies und 20 HBM-Stapel aufnehmen kann.

Mit zunehmender Gehäusegröße steigt jedoch auch die Fertigungskomplexität entsprechend an. Da Logikchips, HBM, Interposer und Substrate in immer größere Packages integriert werden, treten Unterschiede in der thermischen Ausdehnung verschiedener Materialien, mechanische Spannungen sowie Probleme bei der Wärmeabfuhr noch deutlicher hervor. Je größer der Maßstab des Packages ist, desto eher kann bereits ein lokaler Defekt den stabilen Betrieb des gesamten KI-Systems beeinträchtigen.

Er wies daher darauf hin, dass es bei KI-Rechenzentren mit hoher Leistungsdichte nicht mehr ausreicht, sich allein auf einzelne Komponenten zu verlassen, um hohe Zuverlässigkeitsstandards zu erfüllen. Um die Gesamtausfallrate in einem akzeptablen Bereich zu halten, muss die Zuverlässigkeit bestimmter Gehäusekomponenten sogar Automotive-Standards übertreffen. Dies bedeutet auch, dass sich der Wettbewerb bei KI-Chips der nächsten Generation nicht mehr nur auf reine Prozessknoten beschränkt, sondern sich zunehmend auf die übergreifende Optimierung von Chips, HBM, Advanced Packaging, Wärmeabfuhr und Gesamtsystemen verlagert.